01
Via
Vias
Durchkontaktierte Bohrungen verbinden Lagen. Durchmesser und Aspect Ratio bestimmen, wie zuverlässig sich das Loch metallisieren lässt.
Min. Ø
0,10 mm
Aspect Ratio
bis 16 : 1
Restring
≥ 75 µm
Regel
Pad-Ø = Enddurchmesser + 0,35 mm. Kleinere Pads senken den Restring unter den Standardwert.
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02
Via
Via Plugging
Verschließen der Bohrung mit Lötstopplack oder Paste — verhindert, dass Lotpaste bei der Bestückung ins Via läuft.
Methode
Tenting / Plugging / Filling
Füllung
nicht leitend Standard
Via-in-Pad
gefüllt + überplattiert
Regel
Vias niemals einseitig verschließen — eingeschlossene Chemie gast beim Löten aus und erzeugt Lunker.
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03
Via
Microvia
Lasergebohrte Mikrolöcher für HDI-Aufbauten. Sie verbinden benachbarte Lagen auf kleinstem Raum.
Min. Ø
0,10 mm
Tiefe
1 Lage
Stapelung
gestapelt / versetzt
Regel
Gestapelte Microvias brauchen gefüllte und überplattierte Zielpads. Versetzte Anordnung ist prozesssicherer und günstiger.
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04
Via
Blind / Buried
Vergrabene und Sacklöcher verbinden nur ausgewählte Lagen — sie schaffen Routing-Raum in dichten Multilayern.
Blind
Außen- zu Innenlage
Buried
nur Innenlagen
Bohrzyklen
jeder Zyklus kostet
Regel
Jeder zusätzliche Bohr- und Presszyklus kostet Lieferzeit. Anzahl der Sequenzen früh mit dem Lagenaufbau festlegen.
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05
Oberfläche
Oberflächen
ENIG, chemisch Zinn, HAL, OSP und Hartgold — die Wahl folgt Pitch, Lötprozess und Lagerzeit.
ENIG
Au 0,025 – 0,075 µm
Chem. Zinn
0,8 – 1,2 µm
Lagerfähigkeit
6 – 12 Monate
Regel
HAL ist unter 0,5 mm Pitch und für HDI ungeeignet — die unebene Topografie verursacht Brückenbildung.
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06
Oberfläche
Lötstoppmaske
Schützt die Leiterbahnen und definiert lötbare Flächen. Der minimale Steg zwischen zwei Pads begrenzt, wie fein bestückt werden kann.
Norm
IPC-SM-840 Kl. T
Steg
ab 70 µm, je Farbe
Farben
grün, schwarz, weiß, blau
Regel
Bei ENIG und chemisch Zinn breitere Stege vorsehen — beide Prozesse greifen den Lack stärker an.
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07
Oberfläche
Drahtbonden
Bondfähige Oberflächen für direkte Chipmontage. Erfordert definierte Rauheit und Sauberkeit der Bondpads.
Oberfläche
ENEPIG / Hartgold
Au-Dicke
< 0,1 µm auf ENEPIG
Draht
Gold / Aluminium
Regel
Bondpads dürfen die Lötstoppmaske nicht überlappen und brauchen größere Freistellungen als normale Pads.
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08
Oberfläche
IC-Substrat
Ultrafeine Träger für direkte Chipmontage — die anspruchsvollste Strukturklasse im Portfolio.
Struktur
auf Anfrage
Ebenheit
eng toleriert
Aufbau
nach Machbarkeitsprüfung
Regel
IC-Substrate erfordern eine Machbarkeitsprüfung vor dem Layout. Binden Sie das Engineering früh ein.
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09
Signal
Impedanzkontrolle
Definierter Wellenwiderstand über Lagenaufbau und Leitergeometrie — Voraussetzung für High-Speed- und HF-Designs.
Single-ended
50 Ω
Differentiell
90 / 100 Ω
Toleranz
± 10 %
Regel
Impedanzkontrollierte Lagen brauchen ein Prüfcoupon im Nutzen — im Reklamationsfall ist es der einzige Nachweis.
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10
Signal
Hochfrequenz
HF-Materialien mit niedrigem Verlustfaktor und stabiler Dielektrizitätszahl für Radar- und Antennenanwendungen.
Dk
3,0 – 3,6
Df
< 0,004
Aufbau
hybrid möglich
Regel
Hybridaufbauten aus HF-Material und FR-4 senken die Kosten spürbar — nur die kritischen Lagen brauchen das teure Material.
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11
Leistung
Heavy Copper
Verstärkte Kupferlagen für hohe Ströme und bessere Wärmeableitung in der Leistungselektronik.
Endkupfer
70 – 140 µm
Struktur
ab 150 / 200 µm
Lagen
außen und innen
Regel
Mit steigender Kupferdicke müssen Leiterbahn und Abstand mitwachsen — die Ätzflanke wird flacher und breiter.
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